首页财产芯片半导体正文 进步前辈封装，迈入新疆场 对于在AI芯片设计公司、封装厂商、装备供给商以致投资者而言，读懂CoPoS，就是读懂将来几年半导体财产的焦点变量；谁率先完成 CoPoS 范围化量产落地，谁就能紧紧把握下一代高端 AI 芯片的财产竞争自动权。 2026-07-29 08:54 ·微信公家号：半导体行业不雅察 L晨曦 L晨曦
近日，笔者于《谁于抢CoWoS？》一文中梳理了全世界AI芯片巨头对于CoWoS封装产能的激烈争取。从英伟达、AMD到博通、联发科，以致云端年夜厂的自研芯片团队，无一不于疯狂争取台积电的CoWoS产能——需求从2026年的约138万片晶圆激增至2027年的超268万片。可见，进步前辈封装已经然成为算力财产竞争的焦点话语权抓手。
就于CoWoS如日中天之际，一种旨于解决其深层痛点、面向更年夜尺寸芯片时代的下一代封装技能——CoPoS，已经悄然就位。
7月18日，于WAIC 2026上，海内AI芯片领军企业燧原科技与上海先封科技结合发布了海内*面向AI算力芯片的玻璃基板CoPoS进步前辈封装样品，初次将国产自研高端AI算力芯片与国产化CoPoS进步前辈封装焦点技能深度交融，激发业界高度存眷。
另外一边，台积电作为进步前辈封装的*霸主，早已经将CoPoS纳入持久技能蓝图，搭建专属试产线、联动全世界供给链推进验证，台积电于法说会上的分享，更是完备勾画出CoPoS从试产到量产的清楚时间线，更被视为这条技能线路最要害的注脚。
从CoWoS到CoPoS，仅一字之差，却可能象征着半导体封装财产的一次布局性跃迁。
CoWoS很好，但不敷
要理解CoPoS，需先先从CoWoS提及。
尽人皆知，CoWoS是2.5D进步前辈封装的标杆，之以是成为“兵家必争之地”，底子缘故原由于在它解决了AI芯片的集成难题：将GPU/CPU裸片与HBM高带宽存储经由过程硅中介层（Interposer）高密度互联，封装于一个超年夜尺寸的同一基板上。
然而，这套方案虽然机能*，但挑战也日趋凸显：
成本高企：硅中介层自己成本不菲，占总体封装成本一半以上。
尺寸受限：受限在12英寸晶圆的尺寸，能承载的芯单方面积有上限。跟着AI芯片越做越年夜（如英伟达B200面积已经超800妹妹²），于圆形晶圆上切割方形芯片会造成严峻的面积华侈，质料使用率不足70%。
翘曲危害：硅芯片与有机基板的热膨胀系数（CTE）严峻不匹配（硅约2.7ppm/℃，有机基板约16ppm/℃），年夜尺寸下极易翘曲，影响良率。
图源：TSMC
CoPoS恰是为解决这些问题而生，其全称是Chip-on-Panel-on-Substrate，是针对于CoWoS痛点迭代出的新一代面板级进步前辈封装技能。顾名思义，CoPoS与CoWoS的*区分于在：将原本作为中介层的圆形硅晶圆（Wafer）替代为方形面板（Panel）。
于CoWoS方案中，芯片被放置于圆形硅中介层上，再总体封装到基板上。而CoPoS则采用年夜型方形面板作为重布线层（RDL）的载体，芯片先被安设于面板上，完成互联后再封装到终极基板上。
CoPoS封装架构示用意
据全世界*AI模子API聚合平台OpenRouter数据显示：2026年上半年，AI模子周Token挪用量从1月的6.4万亿，暴增至7月的46.7万亿——半年增加超7倍。
图源：OpenRouter
Token挪用量激增的暗地里，是超年夜范围AI芯片“更年夜面积、更高互连、更低成本”的*封装需求。当芯片封装面积从3.3x光罩向9x跃进时，传统晶圆级方案已经难以满意。CoPoS板级高密封装正成为行业冲破机能及成本两重瓶颈的要害路径。
用一个形象的比方：CoWoS比如从圆形披萨上切出长方形的披萨片，不管怎样切割，圆形边沿总会孕育发生年夜量边角废物；而CoPoS则是直接于方形烤盘上铺满披萨，险些没有华侈，单元面积产出年夜幅晋升。
按照行业阐发，CoPoS相较CoWoS的焦点上风表现于如下几个方面：
面积使用率奔腾式晋升
12英寸圆形晶圆的有用面积使用率约为70%上下，而方形面板的使用率可高达95%和以上。以510×515妹妹面板为例，其有用面积约为12英寸晶圆的4.5倍。这象征着一样一块底板，CoPoS可以放置更多的芯片及HBM重叠，直接降低单元面积的封装成本。据估算，CoPoS可将单元面积成本降低20%-30%。
封装尺寸天花板年夜幅抬升
CoWoS受限在圆形晶圆尺寸，今朝*封装尺寸约为5.5倍光罩面积。而CoPoS采用方形面板后，可撑持跨越9.5倍光罩面积甚至更年夜的超年夜封装尺寸，为下一代AI芯片的进一步晋升预留了足够空间，是撑持多颗HBM重叠及Chiplet集成的要害路径。
产能瓶颈的底子性冲破
当前CoWoS产能紧张的焦点瓶颈之一，恰是12英寸晶圆的物理限定——每一片晶圆能产出的芯片数目有限，且晶圆级封装的装备产能受限。转向面板级封装后，不仅单面板产出量数倍在晶圆，更主要的是，面板级封装可以复用或者革新显示面板行业的既有产线（如已经折旧终了的年夜世代面板出产线），为产能快速扩张提供了全新路径。
玻璃基板的自然上风
CoPoS的持久演进标的目的是玻璃焦点基板（Glass Core Substrate）。玻璃具备自然的低翘曲性、高尺寸不变性、优秀的电断气缘机能及更邃密的布线精度，尤其合适高频高速旌旗灯号传输场景。互连密度有望到达有机基板的10倍。比拟有机基板，玻璃基板于高算力芯片的散热治理及旌旗灯号完备性方面体现更优。
对于在整个半导体财产链而言，CoPoS的呈现象征着封装环节从晶圆厂的从属工序进级为自力的战略高地，面板厂商、封装装备商、质料供给商都将迎来新的增加曲线。
CoPoS竞速，谁于卡位？
台积电：谨慎而坚定的领跑者
作为全世界进步前辈封装范畴的**，台积电对于CoPoS的结构最为体系且深切。
据相识，台积电已经搭建 CoPoS 试点实验线（Pilot Line），进入装备与工艺结合验证阶段，同步推出笼罩310×310妹妹、515×515妹妹、750×620妹妹的多规格方形面板方案。2026年作为要害验证期，2027年启动试产，2028年下半年进入量产阶段。
作为行业风向标，台积电于近期法说会上明确了CoPoS的进展。董事长魏哲家暗示，CoWoS仍是主流，但台积电正开发CoPoS这一“替换方案”以降低成本，并与基板供给商互助。要害的进展是：一条试产线正于设置装备摆设中，估计约需1年时间成熟，2027年下半年启用510×515妹妹量产规格面板开展客户结合验证，以后可投入出产。这与此前2027年试产、2028年下半年量产的计划吻合。
据动静吐露，嘉义AP7厂区计划为焦点量产基地，规划2026年6月完成，2028年末至2029年实现年夜范围产能开释；美国亚利桑那进步前辈封装厂同步配套CoPoS产线，计划于2029-2030年引入CoPoS产能；同时台积电坦言，即便2028年启动量产，仍需2-3年才能形成足够供货范围；而集成玻璃焦点基板的完备 CoPoS 工艺量产时点则定于 2030 年以后。
另据DigiTimes动静，台积电已经于采钰龙潭厂区搭建CoPoS实验产线，嘉义AP7厂区计划增设第二条实验产线；美国厂区的CoPoS量产产线也同步于建。
产能计划方面，台积电中国台湾厂区估计2028年实现小范围量产，实现月产出不低在500 Panel规格CoPoS封装产物；2029年加快扩产，年底月产能晋升至1.2万Panel；2030年代产能同比增加241%，到达3万Panel；2031年代产能同比增加177%，增至5.3万Panel。
有供给链吐露，英伟达估计将成为CoPoS的首发客户，下一代Feynman系列GPU已经纳入CoPoS适配计划，此中初代产物估计2028年先行搭载3D重叠与SiC载板散热方案；2029年推出的Feynman Ultra版本，则有望周全落地CoPoS封装技能，使用其更年夜的封装面积来容纳更多的GPU芯粒与内存。
此外，AMD、博通、googleHPC芯片等也同步开展前期技能对于接，现有CoWoS客户将分阶段向CoPoS切换。
能看到，台积电的参与，为CoPoS举行了最强违书，并拉动了整个供给链。据媒体报导，首批CoPoS装备测试样机已经进驻台积电子公司采钰科技，包括佳能、DISCO、运用质料、泛林集团等于内的装备厂商已经周全卡位，进入验证阶段。
不外，据DigiTimes报导，台积电对于CoPoS供给链实行了严酷的保密节制，要求中国台湾当地的装备及质料互助伙伴限定信息同享，部门技能估计于量产后的数年内仅供台积电*利用。
阐发师郭明錤也尤其提醒行业危害：当前介入CoPoS验证的基板、装备厂商并不是终极量产供给商，仅逗留于观点、未介入实机测试的企业年夜几率会被供给链洗牌，财产链格式将随产线验证完成重塑。
这类“生态锁定”计谋，意于将CoPoS打造为继CoWoS以后的又一道竞争护城河。
海内气力：燧原科技与先封科技率先“抢跑”
最令业界不测的是海内厂商的速率。
7月18日，于WAIC时期，燧原科技结合先封科技发布了中国*基在CoPoS技能的AI芯片样品。燧原科技声称，其CoPoS方案比台积电宣布的同线路量产时间表提早了至少两个季度，标记着国产进步前辈封装正从“有没有”问题进入“快慢”的角力阶段。
据先封科技技能团队先容，该封装样品综合运用了多项前沿技能：以玻璃基板作为焦点载体，经由过程物理气相沉积（PVD）技能构建多层金属互保持构，联合面板级光刻图案化工艺实现微米级路线精度；同时采用周详电镀增层、化学蚀刻金属捐躯层、面板级RDL设计，有用晋升旌旗灯号传输效率与封装密度。
值患上存眷的是，研发团队针对于高算力芯片的散热与布局不变性需求，专门开发了翘曲节制低应力塑封工艺，经由过程绝缘层狭缝涂覆技能优化热传导路径，并采用微米级贴片技能与外貌研磨成型切割工艺，确保芯片于高速运算场景下的持久靠得住性。
业内专家指出，该样品于旌旗灯号完备性、功耗节制等要害指标上已经到达国际进步前辈程度，且经由过程了多项严苛测实验证，综合机能满意下一代AI练习芯片的封装需求。
这一“抢跑”的意义于在验证了海内面板级封装财产链的工程可行性，特别是国产封装装备于精度及不变性上已经能支撑AI芯片级另外需求。虽然样品到量产仍有间隔，但它开释了一个强烈旌旗灯号：于新一代封装技能的起跑线上，海内企业已经再也不只是追随者，而是具有了阶段性并行甚至局部*的能力。
总体来看，CoPoS已经并不是遥远的将来技能，而是已经经处在从试验室走向产线的要害阶段。2026-2027年将是装备验证及工艺磨合的窗口期，2028-2029年有望迎来首批贸易化产物出货。
从财产格式角度，CoPoS的呈现正于重塑进步前辈封装的竞争逻辑：
从晶圆级到面板级：封装财产的节制点从圆形晶圆转向方形面板，面板厂商的脚色从傍观者变为介入者；
从单一工艺到体系生态：CoPoS触及玻璃基板、TGV、面板级光刻、翘曲节制、RDL设计等一整套技能系统，生态壁垒远高在单一工艺节点；
从成本优化到架构重构：CoPoS不仅降低了封装成本，更主要的是为AI芯片的架构设计打开了新的想象空间——更年夜封装面积、更多HBM集成、更繁杂的Chiplet互联。
固然，CoPoS也并不是*解。英特尔的EMIB、玻璃芯基板，三星的FOPLP方案，以和更远的CoWoP等线路也于并行成长。但CoPoS作为台积电钦点的CoWoS正统演进标的目的，无疑盘踞了下一代进步前辈封装竞赛最有益的跑道位置。
CoPoS技能演讲线路
据奕成科技报导，从财产成长近况来看，CoPoS技能正沿着三个技能演进条理慢慢演进：
阶段一：方形姑且载板替换, 解决“成本、产能与年夜尺寸集成”问题。
采用年夜尺寸方形姑且载板（Panel）替换传统12英寸圆形晶圆载板，重要方针是晋升质料使用率及产能。 经由过程方形载板，单次制程面积使用率显著提高，产能可晋升至4-6倍，从而于短时间内可有用降低年夜尺寸封装成本，中期减缓产能紧缺，持久解决年夜尺寸体系集成问题, 这是CoPoS从试验室走向范围化制造的要害起步。
阶段二：玻璃芯基板引入，解决“年夜面积翘曲与高频旌旗灯号损耗”问题
引入玻璃芯基板置在两层ABF增层之间，慢慢替换传统全有机基板。与有机ABF基板比拟，玻璃基板具有更低的介电损耗、更优的外貌平整度，以和与硅高度匹配的热膨胀系数（CTE）。共同玻璃通孔TGV（Through Glass Via）技能，玻璃从纯真的支撑质料进级为具有垂直互联能力的平台，显著晋升了年夜尺寸封装的高密度互连能力及旌旗灯号完备性，解决了有机质料于年夜面积下易翘曲、旌旗灯号损耗高档难题。
阶段三：玻璃中介层（Glass Interposer）运用，解决“异构集成的中介层机能晋升”问题
进一步演进至以玻璃中介层（Glass Interposer）为焦点的方案，真正阐扬玻璃基板的全数潜力。 此阶段可实现更低的旌旗灯号损耗及更好的总体成本上风。TGV技能成为焦点使能要素——只有具有高靠得住、高密度TGV工艺，玻璃才能真正作为活跃的中介层负担繁杂3D/2.5D异构集成使命。
综合来看，TGV是CoPoS迈向超年夜范围AI封装的要害技能，行业共鸣明确：经由过程玻璃基板+高密度TGV，可有用解决传统有机载板于热机械靠得住性、旌旗灯号完备性及年夜尺寸经济性上的底子限定，将成为下一代AI、HPC及数据中央芯片封装的主流路径，也是今朝头部厂商配合结构的标的目的。
CoPoS挑战尚存，跨不外去就是“纸面计划”
只管CoPoS的远景使人振奋，但从技能验证到范围化量产之间，仍有诸多挑战需要降服。
翘曲节制：这是从晶圆级到面板级封装最焦点的物理难题。面板尺寸越年夜，热加工历程中的翘曲（Warpage）问题就越严峻。于510妹妹×515妹妹 甚至750×620妹妹的年夜面板上，多层RDL及HBM重叠带来的热应力会致使面板发生形变，直接影响光刻暴光及对于位精度，进而降低良率。摩根士丹利阐发指出，若2027年面板良率没法冲破85%的门坎，量产时间表可能被迫推延。
台积电董事长魏哲家也坦承，CoPoS的技能难度显著高在CoWoS，特别是于年夜尺寸面板的工艺匀称性节制方面。
旌旗灯号完备性与靠得住性隐忧：面板级封装的RDL走线更长，边沿效应更显著，可能致使旌旗灯号完备性（Signal Integrity）劣化，尤其是尾部延迟（Tail Latency）问题。对于在AI练习芯片这种对于延迟极端敏感的运用，CoPoS是否能于机能上彻底媲美甚至逾越成熟的CoWoS硅中介层方案，仍需年夜量实测数据验证。
匀称性节制难题：面板级封装的焦点挑战，于在怎样将半导体系体例造中成熟的纳米级精度节制，复刻到分米级的超年夜尺寸基板上。以化学机械抛光（CMP）工艺为例，传统晶圆扭转涂覆工艺没法适配年夜板，当处置惩罚面积从直径300 妹妹的圆形扩大至310 妹妹的方形，抛光液流动匀称性误差会从±2%陡增至±15%，直接致使铜互连层厚度颠簸跨越50纳米，直接致使RDL布线对于位偏移，年夜幅降低良率，专用年夜板涂覆、动态翘曲校订装备仍处在验证阶段。
玻璃基板的技能瓶颈：玻璃焦点基板被视为CoPoS的*形态，但其贸易化面对多重技能障碍：
TGV（玻璃通孔）工艺：于薄薄的玻璃上建造几十万个深宽比极高的通孔，并实现完好陷的铜填充，同时防止玻璃开裂，是今朝业界公认的难点。激光钻孔时的能量颠簸会致使通孔尺寸纷歧致；钻孔历程中可能孕育发生微裂纹；小在10μm的通孔内化学镀液渗入坚苦；量产情况下的高精度动态对于位也是巨年夜挑战。TGV的质量直接决议了芯片互连的电气机能及持久靠得住性。
纳米级平整度：虽然玻璃自己比有机基板更平整，但于跨越500×500妹妹的年夜面板上维持纳米级平整度极其坚苦。
CTE（热膨胀系数）掉配：玻璃、金属、芯片等多层异质质料的热膨胀系数差异，会于加工历程中激发翘曲，影响良率。是以，于年夜面积玻璃面板上要确保多层差别质料（玻璃、ABF增厚层、铜路线）于屡次高温工艺后总体形变极小，对于装备温控匀称性、质料匹配及应力模仿提出了极高要求。
装备与产线转换成本：从圆形晶圆转向方形面板，象征着全新的装备、质料及检测方案。例如整个封装产线的装备都需要从头设计或者革新：光刻机需要从圆形掩模适配方形面板，贴片机、检测装备、切割装备等都需要面板级版本。
据估算，仅台积电CoPoS试产线的研发投入就跨越50亿美元。这类巨额本钱开支终极可能转嫁到客户订价上，短时间内反而可能挤压Fabless客户的利润空间。
供给链锁定危害：台积电对于CoPoS供给链的严酷保密节制，虽然掩护了技能*性，但也带来了供给链集中渡过高的危害。对于在英伟达、AMD等客户而言，若CoPoS成为*可行的下一代封装方案，议价能力将被进一步减弱。
写于末了
从CoWoS到CoPoS，进步前辈封装正于履历一场从“圆”到“方”的范式革命。这不单单是基板外形的简朴转变，更是半导体财产于后摩尔时代寻觅算力增加新路径的一定选择。
不成轻忽的是，从样品到量产、从试产到范围商用，CoPoS还有有很长的路要走。翘曲节制、玻璃基板工艺、装备转换、良率爬坡——每一一道关卡都是对于财产协同立异能力的磨练。正如摩根士丹利所警示的，85%的良率门坎是一道硬杠杠，跨不外去，2028年的量产时间表就只是“纸面计划”。
但不管怎样，标的目的已经经明确。于晶体管微缩趋缓的时代，“封装即算力”已经成为行业共鸣。而CoPoS所代表的面板级封装，恰是这一共鸣的下一个技能载体。
对于在AI芯片设计公司、封装厂商、装备供给商以致投资者而言，读懂CoPoS，就是读懂将来几年半导体财产的焦点变量；谁率先完成 CoPoS 范围化量产落地，谁就能紧紧把握下一代高端 AI 芯片的财产竞争自动权。
CoWoS的产能争取战还没有落幕，CoPoS的赛道发令枪已经经响起。
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